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By Klaus ten Hagen

ISBN-10: 3642796893

ISBN-13: 9783642796890

ISBN-10: 3642796907

ISBN-13: 9783642796906

Kommentare von erfahrenen Hardwareentwicklern: "Ich kenne kein Buch, daß die Modellierung von so grundlegend behandelt. Alle mir bekannten Bücher beschreiben die Sprache VHDL und bringen viele Beispiele, gehen aber nicht darauf ein, wie guy entwickelt, used to be beim Umgang mit VHDL und Synthese alles passieren kann und welche Gedanken guy sich machen sollte, bevor guy beginnt, den Code zu hacken. Endlich einmal alles in einem Buch!"
"Das Buch gibt dem unerfahrenen dressmaker den richtigen Einstieg und dem erfahrenen den richtigen Umstieg. Es ist unglaublich, wie oft die Frage 'Was ist summary Modeling` gestellt wird. Hier ist die Antwort - theoretisch aufgearbeitet und mit praktischen Beispielen untermauert."

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B. die IdentiHit der Topologie einer aus dem Layout extrahierten Netzliste und der Ausgangsnetzliste eine relationale Eigenschaft. Diese IdentiUit der Topologie wird tiberprtift, urn Fehler beim Plazieren und Verdrahten (,,P&R") zu entdecken. Die Identitat von booleschen Funktionen, welche durch Gatternetzlisten realisiert sind, kann durch BDDs ("binary decision diagramms") [46, 81] nachgewiesen werden. Der Nachweis dieser relationalen Eigenschaft wird benotigt, urn die Invarianz der Funktion nach einer Abbildung auf eine neue Gatter-Bibliothek zu zeigen ("technology mapping").

4 ist eine Gatterschaltung und der dazugehorige Timing-Graph gezeigt. Die Knoten dieses Graphen sind die Klemmen der Gatter, und die Zweige sind die Verbindungen zwischen den Klemmen. Es gibt Verzogerungszeiten durch die Gatter seIber (,Jntrinsic delays") und durch die Verbindungen zwischen ihnen ("wire delays"). Die Zweige sind mit den Verzogerungszeiten gewichtet. Der Timing-Analysator betrachtet aIle Pfade des gerichteten Graphen und summiert die Verzogerungszeiten an den Zweigen auf. Ein solcher Timing-Analysator wird zuweilen als statischer Timing-Analysator bezeichnet, urn ihn von der dynamischen Analyse der Pfade durch Simulation zu unterscheiden [25].

2 Versuch Die "Verifikation durch Versuch" bezeichnet die experimentelle Analyse der Eigenschaften eines Entwurfs im Vergleich zu den Forderungen der Spezifikation. Bei der Abstrakte ModeIlierung digitaler Schaltungen Klaus ten Hagen Springer, Heidelberg 26 2. ROLLE ElNES MODELLS BEl DER VERIFIKATION Verifikation durch Versuch wird die Schaltung mit einem Satz von Eingangswerten belegt. Dieser Satz von Eingangswerten ist in Abb. 2 mit "Stimuli" bezeichnet worden. 3 (STIMULI) Eine Folge von Eingangswerten bezeichnet man aJs Sti- muli.

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Abstrakte Modellierung digitaler Schaltungen: VHDL vom funktionalen Modell bis zur Gatterebene by Klaus ten Hagen


by John
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